クリティカルな問題
詳細
PTP および RSFEC オプションが有効になっている場合、インテル® Stratix® 10 E タイル・イーサネット・インテル FPGA IPのハード IP の複数インスタンスを使用してデザインをコンパイルする際に、インテル® Quartus® Prime ソフトウェアのフィッターエラーが発生する場合があります。
この問題は、RSFEC と PTP を使用する際のチャネル配置チェックに関連する、インテル Quartus Prime ソフトウェアのフィッタールールが正しくないために発生しています。チェックにより、PTP フェーズロック・ループ (PLL) 位置に対応する奇数の RSFEC 位置RSFEC_1およびRSFEC_4が誤って制限されました。
詳細については、 E タイルチャネル配置ツール を参照してください。
解決方法
回避策として、インテル® Quartus® Prime ソフトウェア v18.1 用の以下のパッチをインストールします。
この問題は、インテル Quartus Prime 開発ソフトウェアの今後のリリースで修正される予定です。