このエラーは、STRATIX® V、Arria® V、Cyclone® V デバイスで発生する可能性があります。PLL インテル® FPGA IPは、そのネットワークが専用のクロック入力ピンで駆動されているグローバルまたは地域のネットワークから供給されます。 専用クロックピンをグローバル / 地域ネットワーク経由でフェーズロック・ループ (PLL) に接続することは有効ですが、Quartus® II ソフトウェアでは、クロック制御ブロックを介してクロックをグローバルまたは地域リソースに明示的にプロモーションすることなく、この接続を許可しません。
専用クロック入力ピンと PLL インテル FPGA IP間のクロックパスに、ALTCLKCTRL インテル® FPGA IPを挿入します。 クロック信号にグローバルプリミティブまたはグローバル信号割り当てを使用するだけでは十分ではなく、ALTCLKCTRL インテル® FPGA IPをデザイン内でインスタンス化する必要があります。
これは、クロック入力ピンが PLL インテル FPGA IPに専用アクセスできる場合には必要ありません。