記事 ID: 000082557 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/10/01

インテル® Stratix® V ピン接続ガイドライン: 既知の問題

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

問題155552: バージョン 1.6

ピン接続ガイドラインには、「-1 または -2 コア速度グレードを使用している場合、コア VCC を 0.9V に接続する必要があります」と記載されていますが、これは部分的に正しくのみあり、状態に更新されます「-1 または -2 コア・スピード・グレードを使用している場合、コア VCC を 0.9V に接続する必要があります。 -2L コア・スピード・グレードを使用している場合、コア VCC を 0.85V に接続する必要があります。

問題 80577: バージョン 1.4

ピン接続ガイドラインのバージョン 1.4 以前では、PLL を使用する場合、RREF 精度キャリブレーション抵抗が必要であることを省略しています。 これは、トランシーバー・チャネルまたは専用 REFCLK I/O の使用に依存しません。

問題 63751: バージョン 1.3

DCLK はデュアル・ピンとしてリストされていません。 コンフィグレーション・モードがアクティブ・モードの場合、コンフィグレーション後に DCLK をユーザー I/O ピンとして設定できます。

問題 34856: バージョン 1.2

VCCIO、VCCPGM、VCCPD でエラーが発生しています。

ページ 12、14、16、および 18 の状態: 「VCCPD は VCCPGM 以上でなければなりません」が正しくありません。

インテル® Stratix® V ピン接続ガイドラインは「VCCPD は VCCIO 以上である必要があります」という状態に修正されます。

解決方法

解決された問題:

問題の376579: バージョン 1.1

CLK[1:27]p/n 名、ピンタイプ、ピンの説明、および接続ガイドラインが正しくありません。これらのクロックピンはデュアル目的の機能を持ち、出力ピンとして使用できます。 このドキュメントの今後のバージョンに表示される修正は次のとおりです。

ピン名: CLK[0:27]p/n

ピンタイプ: I/O、クロック入力

ピンの説明: 専用高速クロック入力ピンは、データ入出力にも使用できます。これらのピンでは、差動入力 OCT Rd、シングルエンド入力 OCT Rt、シングルエンド出力 OCT Rs がサポートされています。

接続ガイドライン: 使用していないピンは GND に接続することも、未接続のままにすることもできます。未接続の場合、Quartus® II ソフトウェア・プログラマブル・オプションを使用して、これらのピンを内部バイアスします。これらは、弱いプルアップ抵抗がイネーブルのトライステート入力または GND を駆動する出力として予約できます。

問題 369370、バージョン 1.1

Stratix® V ピン接続ガイドラインは、PORSEL の誤った情報を提供します。Stratix V デバイスには PORSEL ピンがなく、MSEL ピン設定で POR の選択が考慮されます。POR 遅延設定の詳細については、第 9 章の表 9-4 を参照してください 。Stratix V デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード (PDF)

問題 367942、バージョン 1.1

Stratix® V ピン接続ガイドラインでは、キャリブレーション済みオンチップ・ターミネーション [OCT] を使用する際の、RZQ_[#] ピンの電源共有要件と接続に関する VCC、VCCHIP_[L、R]、VCCHSSI_[L,R] の誤った情報を提供します。

VCCHIP_[L,R]、VCCHSSI_[L,R]を使用する場合、VCC と同じレギュレーターを共有する必要があります。PCG のバージョン 1.1 は、以下の場所で同じ供給を「共有する可能性がある」と誤って述べています。

  • VCC 接続ガイドライン (9 ページ)
  • VCCHIP_接続ガイドライン[L,R] (11 ページ)
  • VCCHSSI_接続ガイドライン[L,R] (11 ページ)
  • VCC、VCCHIP_[L,R] およびVCCHSSI_[L,R] の注意 (14 ページ)

また、いずれの場合も、「ただし、VCCHIP、VCCHSSI、VCC が同じ電源を共有しない場合、VCCHIP と VCCHSSI が電源オンになる前に VCC を完全にランプアップする必要があります」という文が削除されます。

9 ページの RZQ_[#] の接続ガイドラインでは、「OCT を使用する場合、必要な OCT インピーダンスに応じて、これらのピンを 240 オームまたは 100 オームの抵抗を介して、必要なバンク VCCIO にピンを接続します。」

RZQ_[#] の接続ガイドラインには、「OCT を使用する場合、必要な OCT インピーダンスに応じて、これらのピンを 240 オームまたは 100 オームの抵抗を介して GND に接続します」と記載する必要があります。

関連製品

本記事の適用対象: 2 製品

Stratix® V E FPGA
Stratix® V GX FPGA

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