記事 ID: 000082534 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2019/05/13

PCS (528,514)RSFEC または PCS (544,514) RSFEC IP を使用して、100G モードのイーサネット・インテル® FPGA IP向け インテル® Stratix® 10 E タイル・ハード IP を使用する場合、どのようにアライメントの損失を判定できますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    現在、100G モード インテル® Stratix®で PCS (528,514)RSFEC または PCS (544,514) RSFEC (544,514) RSFEC IP を使用している場合、イーサネット・インテル® FPGA IPの 10 E タイル・ハード IP には露出したポートはありません。

    解決方法

    これは、インテル® Quartus® Prime ソフトウェア v18.1.1 で修正されました。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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