記事 ID: 000082527 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

イーサネット (10G/25G) TX タイムスタンプ・エラーのインテル® Stratix® 10 E タイル・ハード IP が 1 秒>のはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
  • 低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime Pro バージョン 18.0 以前のバージョンで問題が発生したため、イーサネット向け インテル® Stratix® 10 E タイルハード IP (10G/25G) は、予測より 1 秒大きい TX タイムスタンプを発行することがあります。これにより、TX タイムスタンプに 1 秒という不正確なエラーが生じます。

    解決方法

    この問題を回避するには、TX タイムスタンプを時刻 (ToD) と比較し、タイムスタンプが ToD より 1 秒大きい場合に 1 秒を減算することです。

    この問題は、インテル® Quartus® Prime ソフトウェアの次のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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