STRATIX® PLL リコンフィグレーション中に II スキャンドン信号が高くスタックする可能性があります。
PLL 再構成により 、Stratix II FPGA・ファミリーのエラッタ・シート(PDF)で説明されているように、スキャンドン信号が高く動かなくなる場合があります。
Altmemphy または DDR/DDR2 ハイパフォーマンス・コントローラーを使用している場合、初期キャリブレーション・シーケンスを完了できない場合があります。
Altmemphy は PLL 位相シフト・ステッピングを使用し、スキャンドンが高い問題に陥る可能性があります。PHY は、ケース 3 のStratix II エラッタで定義されているように、フェーズシフト・ステッピング機能を使用して、M または C[5.0] カウンターの位相シフトを再構成します。 Altmemphy と DDR/DDR2 ハイパフォーマンス・コントローラーにおけるフェーズ・ステッピングは、Quartus® II ソフトウェアおよび IP バージョン 7.2 以前のスキャンドンに依存しています。スキャンドンが高く動かなくなった場合、PHY は最初のキャリブレーション・シーケンス中にハングアップします。
これは、STRATIX II、Stratix II GX、HardCopy® II およびArria™ GX デバイスに影響を与えます。
これは、CYCLONE® II、Cyclone III、Stratix III、またはStratix IV デバイスには影響しません。
この問題の回避策は、Quartus® II ソフトウェア・バージョン 7.2SP1 の IP に実装されています。7.2SP1 または最新バージョンの Quartus® II ソフトウェアを使用して IP を再生成することをお勧めします。