詳細
PLL または SERDES コンポーネントをリセットせずに、PCI Express® IP コアのAltera®ハード IP のコンフィグレーション・スペースとデータパス部分をリセットする必要がある場合があります。 次の情報を提供 pin_perstそして 信号はハード IP、PLL、SERDES コンポーネントをリセットします。
解決方法
Arria 10 ハード IP ユーザーガイドの Cyclone® V、Stratix® V、または Arria® V ハード IP ユーザーガイドまたはArria 10 デバイスのリセット・コントローラーの図を参照してください。
例: http://www.altera.com/literature/ug/ug_s5_pcie_avst.pdf#page=143
リセット・コントローラーは、srst (ステート・マシン・リセット) および crst 内部の (コンフィグレーション・スペース・リセット) 信号 altpcie_<>_hip_256_pipen1b.v モジュール。 しなきゃいけませんまたは これらの信号を使用したユーザー定義のリセット信号。 IP コアを再生成するたびに、この手動変更を繰り返す必要があります。
ユーザー定義のリセットはレベル重視で、同期する必要があります。 pld_clk.
srst そして crst は、一緒に主張し、ディサートする必要があります。 しなきゃいけません または 両方の信号をユーザー定義リセットに設定します。