記事 ID: 000082376 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/01/03

10 L タイル製品版デバイスを対象として JESD204B IP をコンパイルする際、マージナル・ホールドタイムの失敗 インテル® Stratix®が生じます。どうしてですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • JESD204B インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのさまざまなシード間でコンパイルされた JESD204B IP の配置とフィッティングが異なるため、13.5Gbps 以上のデータレートのインターフェイスでは、限界的なホールドタイムのエラーが発生する可能性があります。この問題は、コア・スピード・グレードが -2 または -1 の インテル® Stratix® 10 L タイル製品デバイスを対象とする場合に生じる場合があります。

     

    解決方法

    デザイン・スペース・エクスプローラーを使用して、さまざまなシードとコンパイル結果を比較し、タイミングに合格するシードを選択します。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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