記事 ID: 000082371 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/06/22

インテル® Arria® 10 fPLL IP で間違った位相シフトが生成されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • fPLL インテル® Arria® 10 Cyclone® 10 FPGA
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime Edition ソフトウェア・バージョン 17.1 の問題により、インテル® Arria® 10 の fPLL IP が正しくないフェーズシフトが見えられます。これは、希望する位相シフトを 2 倍に生成します。

     

     

    解決方法

    この問題を回避するには、フェーズシフトを必要な半分に設定します。

    フェーズ・シフト設定を確認するには、TimeQuest タイミング・アナライザーのコマンド「derive_pll_clocks」を使用します。実際のハードウェア構成が報告されます。

     

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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