記事 ID: 000082370 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのコンパイル時に、25G イーサネット・インテル® FPGA IPを使用したFPGA・デザインのコンパイル時に「alt_e2550_ptp_fifo_top.sdc でset_max_skewを無視」という警告メッセージが表示されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 25G イーサネット・インテル® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    25G イーサネット・インテル® FPGA IP v18.0 以前のバージョンに問題があるため、インテル® Quartus® Prime 開発ソフトウェアのコンパイルでは、VHDL に実装されている場合、およびデザイン内の 25G イーサネット・インテル FPGA IPの複数インスタンスに対して、「alt_e2550_ptp_fifo_top.sdc でのset_max_skewを無視する」という警告メッセージが表示されます。

    解決方法

    この問題を回避するには:

    ファイル内の alt_e2550_ptp_fifo_top.sdc 変更:

    差出人：

    set inst_list [query_collection -list -all $inst]

    foreach each_inst $inst_list {

    宛先：

    foreach_in_collection each_inst_tmp $inst {

    set each_inst [get_node_info -name $each_inst_tmp]

     

    この問題は、インテル® Quartus® Prime Pro バージョン 18.0.1 以降修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 FPGA & SoC FPGA
    インテル® Arria® 10 FPGA & SoC FPGA

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