Alteraでは、Stratix® IV トランシーバー基本 (PMA Direct) モード構成向け Quartus® II 9.0SP2 で次の問題を特定しています。
ソフトウェア・タイミング・モデルは予備的なモデルであり、基本 (PMA Direct) モード構成を使用したデザインではタイミング違反になる可能性があります。 この問題を回避するには、以下の設計ガイドラインに従ってください。
a) レシーバー FPGA・ファブリック・インターフェイスのセットアップおよびホールドタイム要件を満たすために、
リカバリーされたクロックのプラスエッジ (rx_clkout) を使用して受信並列データ (rx_dataout) をキャプチャーし、SDC ファイルに次のマルチサイクル制約を追加します。
set_multicycle_path -setup -from [get_registers rx_data_reg*] 0
set_multicycle_path -hold -from [get_registers rx_data_reg*] 0
rx_data_regは、FPGA コアの RX PMA のrx_dataoutポートから RX データを取得するために使用されるレジスターです。
b) この手順を使用したコンパイル済みデザインにタイミング違反が表示されている場合 (トランシーバーのデータレートとロジック使用率に依存)、rx_clkoutの負のエッジを使用して受信並列データをクロックし、SDC ファイルから上記のマルチサイクル制約を削除します。 詳細については、アプリケーション・ノートAN580 -ベーシック (PMA Direct) モードでのタイミング・クロージャーの実現を参照してください。(PDF)