記事 ID: 000082270 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

PLL 位相シフトの RTL シミュレーション結果が、ALTPLL メガファンクション Cyclone III およびCyclone IV デバイスで正しくないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    RTL シミュレーション結果は、PLL 設定に応じて ALTPLL メガファンクション生成ファイルの位相シフトが正しくない場合があります。 これは、Cyclone® III およびCyclone IV デバイスの VHDL および Verilog 向けに生成された ALTPLL のメガファンクションに影響します。

    この問題は、ALTPLL メガファンクションのクロックも使用するため、ALTLVDS メガファンクションを使用する際の RTL シミュレーションにも影響します。

    解決方法

    シミュレーションから正しい位相シフト結果を得るために、フィット後シミュレーションモデル (.vho ファイル) を使用できます。

    関連製品

    本記事の適用対象: 3 製品

    Cyclone® III FPGA
    Cyclone® III LS FPGA
    Cyclone® IV E FPGA

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