記事 ID: 000082227 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

イーサネット・インテル® Stratix® 10 FPGA IP 向け E タイル・ハード IP のAvalon®-MM インターフェイス経由でリセットを実行すると、リセット・コントローラーが正しく動作しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    イーサネット・インテル® Stratix® 10 FPGA IP バージョン 18.0 の E タイル・ハード IP のコード生成に問題があるため、リセット・コントローラーの ファイル alt_ehipc3_sl_soft.sv で不正な接続が行われました。

    解決方法

    この問題を回避するには、ファイル /alt_ehipc3_180/synth/alt_ehipc3_sl_soft.svで次の変更を実行します。

    差出人：

                .soft_tx_rst_in (i_sl_soft_csr_rst)

    .soft_rx_rst_in (i_sl_soft_tx_rst)

    .soft_csr_rst_in (i_sl_soft_rx_rst)

    宛先：

                .soft_tx_rst_in (i_sl_soft_tx_rst)

    .soft_rx_rst_in (i_sl_soft_rx_rst)

    .soft_csr_rst_in (i_sl_soft_csr_rst)

     

    この問題は、イーサネット・インテル® Stratix® 10 FPGA IP 向け E タイル・ハード IP v18.0.1 以降修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 TX FPGA

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