クリティカルな問題
デザインに構成が異なる複数の JESD204B IP が含まれている場合、解析および合成ステージインテル® Quartus® Prime Pro ソフトウェア・バージョン 15.1 以降に以下の警告が表示される場合があります。
インテル Stratix 10 個の®デバイスを対象とする場合:
警告 (16817): altera_xcvr_rcfg_10_reconfig_parameters.sv の Verilog HDL 警告: モジュールの以前の定義を上書きaltera_xcvr_rcfg_10_reconfig_parameters
インテル Arria 10 GX または インテル Cyclone® 10 GX デバイスをターゲットとする場合:
警告 (16817): altera_xcvr_native_a10_reconfig_parameters.sv の Verilog HDL 警告: 以前のaltera_xcvr_native_a10_reconfig_parametersパッケージの定義を上書き
トランシーバーの再構成を実行するために 、デザインが *_reconfig_parameters.sv パッケージ・ファイルに依存しない場合は、警告を無視しても安全です。
デザインにリコンフィグレーション・パッケージを含める必要がある場合は、パッケージの名前を変更して、各パッケージの一意性を確認します。
例えば、データレートが異なる 2 つの単方向 RX インターフェイスを含むデザインでは、パッケージモジュールを以下から変更して固有の名前を割り当てます。
パッケージaltera_xcvr_native_a10_reconfig_parameters;
宛先：
パッケージaltera_xcvr_native_a10_reconfig_parameters_inst1;
RX の最初のインスタンスで、別の一意の名前に変更します。
パッケージaltera_xcvr_native_a10_reconfig_parameters_inst2;
RX の 2 番目のインスタンスで。
その後、デザイン要件に従って、これらのパッケージをデザインにインポートします。