記事 ID: 000082190 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/08/21

インテルが提供するArria® II GX リファレンス・デザイン向け PCI Express* から DDR2 が正常にコンパイルされないのはなぜですか? (英語)

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

以下のエラーは、PCIe* を DDR2 にコンパイルする際にフィッターステージ中に表示されるArria® II GX リファレンス・デザイン:

エラー (176623): 以下のポートを駆動しているソースは同じである必要があります

エラー (176624): ソース top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy:ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_seq_wrapper:seq_wrapper|ddr2_sodimm_x64_phy_alt_mem_phy_seq:seq_inst|seq_mem_clk_disable は、atom top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy のポート SRESET をドライブします。ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_clk_reset:clk|DDR_CLK_OUT[0].mem_clk_ddio

エラー (176624): ソース GND が atom top_example_chaining_pipen1b_ddr:core のポート SRESET をドライブします|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy:ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_clk_reset:clk|ddio_mimic

この問題はインテルに存在します。® インテル® Quartus® 開発ソフトウェア® ソフトウェアおよび IP バージョン 10.1 以降。

解決方法

このエラーを解決するには、ファイル ddr2_sodium_x64_phy_alt_mem_phy.v を変更する必要があります

モジュールarriaii_ddio_inのインスタンス化で「sreset」信号を検索します。

変更:

arriaii_ddio_in ddio_mimic(
    .datain     (fb_clk)
    .clk        (measure_clk_2x)
    .clkn       ()
    synopsys translate_off
    .devclrn()
    .devpor()
   synopsys translate_on
    .ena        (1\'b1)
    .areset     (1\'b0)
    .sreset     (1\'b0)
    .regoutlo   ()
    .regouthi   (mimic_data_2x)
    .dfflo      ()
);

宛先

arriaii_ddio_in ddio_mimic(
    .datain     (fb_clk)
    .clk        (measure_clk_2x)
    .clkn       ()
    synopsys translate_off
    .devclrn()
    .devpor()
   synopsys translate_on
    .ena        (1\'b1)
    .areset     (1\'b0)
    .sreset     (seq_clk_disable || ctrl_clk_disable[1])
    .regoutlo   ()
    .regouthi   (mimic_data_2x)
    .dfflo      ()
);

関連製品

本記事の適用対象: 1 製品

Arria® II GX FPGA

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