詳細
Quartus® II ソフトウェア・リリース 14.1 の問題により、PCI Express* のインテル® Arria® 10 ハード IP に関する一部の制約が存在しません。
シグナル pld_clk_inuse_hip_sync へのパスは、フォルスパスとして設定できます。
解決方法
この問題を回避するには、任意の derive_pll_clocks 指令の後に、トップレベル制約 (.sdc) ファイルに以下の制約を追加します。
# HIP テストインピン SDC 制約
set_false_path -from [get_pins -compatibility_mode *hip_ctrl*]
set_false_path -from [get_pins -compatibility_mode *altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_rs_a10_hip::g_soft_reset.altpcie_rs_a10_hip|hiprst*]
set_false_path -to [get_registers *altpcie_a10_hip_pipen1b|pld_clk_inuse_hip_sync]
set_false_path -from [get_pins -compatibility_mode *|*reset_status_sync_pldclk_r*]
set_false_path -from [get_registers *altpcie_256_sriov_dma_avmm_hwtcl:apps|altpcierd_hip_rs:rs_hip|app_rstn]