記事 ID: 000082135 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Arria V または Stratix V デバイスを対象とする CPRI MegaCore ファンクションバリエーションには、追加の制約が必要です

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Arria V または V を対象とする CPRI MegaCore ファンクションのバリエーション Stratix V デバイスを使用するには、追加のプロジェクト設定が必要です。 タイミング・クロージャー。

必要な制約により、関連するタイミング違反が防止されます。 影響を受けるバリエーションのグローバル・リセット信号を使用。なお、次の点に注意してください CPRI ラインレートで動作するように設定されたArria V バリエーションは、 3072 Mbps はエラーの影響を受ける ライン上のArria V GX デバイスで CPRI MegaCore ファンクションのタイミングが失敗する 3072 Mbps 以上のレート

解決方法

この問題を回避するには、次の制約を次の条件に追加します。 Quartus® II プロジェクトの Quartus 設定ファイル(.qsf):

set_instance_assignment -name GLOBAL_SIGNAL OFF -to *local_reset

set_instance_assignment -name GLOBAL_SIGNAL OFF -to *rx_digitalreset_serdes_txclk_sync2

set_instance_assignment -name GLOBAL_SIGNAL OFF -to *rx_digitalreset_serdes_rxclk_sync2

set_instance_assignment -name GLOBAL_SIGNAL OFF -to "*cpri_sink:ilane_inst[*].cpri_sink_inst|comb~0"

set_instance_assignment -name GLOBAL_SIGNAL OFF -to "*cpri_src:ilane_inst[*].cpri_src_inst|comb~0"

この問題は、CPRI MegaCore の今後のバージョンで修正される予定です。 関数。

関連製品

本記事の適用対象: 2 製品

Arria® V FPGA & SoC FPGA
Stratix® V FPGA

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