記事 ID: 000082097 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/06/11

インテル® Arria® 10 10GBASE-R デザイン例ユーザーガイドとシミュレーション・テストベンチ・ファイルで、誤った Tx/ Rx SC FIFO オフセットアドレスが表示される理由

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
    1G 2.5G 5G 10G マルチレート・イーサネット PHY インテル® FPGA IP
    10GBASE-R PHY インテル® FPGA IP
    1G 10GbE および 10GBASE-KR PHインテル® Arria® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Arria® 10 10GBASE-R のデザイン例の問題により、RX SC FIFO のレジスターマップ・オフセット・アドレスは 9400h、TX SC FIFO は 9600h です。

ただし、「低レイテンシー・イーサネット 10G MAC インテル Arria 10 FPGA IP デザイン例ユーザーガイド」(ug-20016) では、RX SC FIFO のオフセット・アドレスは D400h、TX SC FIFO は D600h です。

 

 

解決方法

10GBASE-R デザイン例の TX SC FIFO および RX SC FIFO のレジスターマップ・オフセット・アドレスは、ug-20016 デザイン例ユーザーガイドのレジスターマップ・オフセット・アドレスと一致するように修正されます。

この問題は、インテル® Quartus® Prime 開発ソフトウェアの将来のバージョンで修正される予定です。

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インテル® Arria® 10 FPGA & SoC FPGA

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