記事 ID: 000082090 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

イーサネット・インテル® Stratix® 10 FPGA IP コア向け H タイル・ハード IP への CSR 読み取り / 書き込みアクセスに 100 Avalon®-MM クロックサイクル (reconfig_clk) 以上かかるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    イーサネット・インテル® Stratix® 10 FPGA IP コア向け H タイル・ハード IPへの CSR 読み取り / 書き込みアクセスには、シミュレーションのように 100 Avalon®-MM クロックサイクル (reconfig_clk) 以上かかります。

    これは、H タイル・ハード IP イーサネット・インテル Stratix 10 FPGA コア上の 8 ビットの CSR インターフェイスが原因で予想される動作です。各ユーザー Avalon®-MM 32 ビット・インターフェイスの読み取り / 書き込みにより、32 ビットから 8 ビットのバス・データ幅変換ロジックが生じるため、追加のアクセス・レイテンシーが発生します。


    注: 低レイテンシー 100G イーサネット・インテル® Stratix® 10 FPGA IP コア (ソフト IP) CSR インターフェイスには、この追加レイテンシーがありません。

    解決方法

    該当しない

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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