記事 ID: 000082089 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/10/30

PCI Express* IP コア・バージョン 18.1 のインテル® Stratix® 10 ハード IP のコンパイル時に、最小パルス幅タイミング違反情報メッセージが報告されるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
    Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

PCI Express* IP コアバージョン 18.1 のインテル® Stratix® 10 ハード IP の問題により、コンパイル中に最小パルス幅のタイミング違反情報メッセージが表示される場合があります。

 

 

解決方法

このメッセージは無視しても問題ありません。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 19.1 以降で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。