記事 ID: 000082089 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/10/30

PCI Express* IP コア・バージョン 18.1 のインテル® Stratix® 10 ハード IP のコンパイル時に、最小パルス幅タイミング違反情報メッセージが報告されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    PCI Express* IP コアバージョン 18.1 のインテル® Stratix® 10 ハード IP の問題により、コンパイル中に最小パルス幅のタイミング違反情報メッセージが表示される場合があります。

     

     

    解決方法

    このメッセージは無視しても問題ありません。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 19.1 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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