記事 ID: 000082086 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

LVDS I/O 規格を使用して専用出力クロックピンを駆動するStratix強化 PLL (-5 スピードグレード) の最大外部クロック出力周波数は?

環境

  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 2004年9月の Stratixハンドブック(バージョン 3.1)では 、PLL のStratix最大出力クロックレート[5、6、11、12] フリップチップ・パッケージのピン は、すべてのStratix速度グレードで最大出力クロックレートを 500MHz とリストしています。 5 スピード・グレードの拡張 PLL 仕様 表は、526MHz のfout_ext (外部クロックの最大出力周波数) パラメーターを示しています。

    その違いは、エンハンスト PLL が専用クロック出力ピンを駆動する際に 526MHz の最大出力クロックレートを備えているからです。この最大出力クロックレートは、PLL_OUTピンおよびデバイスパッケージに使用される I/O 規格によってさらに制約を受けます。例えば、フリップチップ・パッケージでは、-5 スピードグレードのデバイスの場合、最大 LVDS 出力クロックレートは 500 MHz です。ワイヤーボンド・パッケージの場合、-5 スピードグレードのデバイスの場合、最大 LVDS 出力クロックレートは 311 MHz です。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® FPGAs

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