記事 ID: 000082051 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Avalon-MM PCIe ハード IP を使用しても CvP が正しく動作しないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 Quartus® II ソフトウェア・リリース v12.0SP2 以前では既知の問題のため、mm モードAvalon®使用している場合、CvP (Configuration via Protocol) は正しく動作しません。
    解決方法

    ソフトウェア・バージョン 12.0SP2 でこの問題を回避するには、自動生成される Qsys トップレベル RTL ファイルを変更して、次のパラメーターが設定されていることを確認します。

    .bypass_clk_switch_hwtcl (「false」)
    .cseb_cpl_status_during_cvp_hwtcl (「completer_abort」)
    .core_clk_sel_hwtcl (「core_clk_250」)
    .rx_ei_l0s_hwtcl (0)
    .enable_l0s_aspm_hwtcl (「false」)

    この問題は、Quartus® II ソフトウェアのバージョン 12.1sp1 で修正されています。

    関連製品

    本記事の適用対象: 3 製品

    Stratix® V GX FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。