UniPHY ベースのメモリー・コントローラーを使用してderive_pll_clocksを使用すると、タイミングの問題が報告されるのはなぜですか?

Quartus® II ソフトウェア・バージョン 13.0 SP1 とパッチ 1.dp5 の問題により、コンパイルの フィッター 段階 で特定の警告メッセージが表示され、次の基準が満たされた場合には Time Columbus タイミング・アナライザー内で DDR の問題を報告 します。

• derive_pll_clocksUniPHY ベースのメガファンクションで生成された .sdc ファイルの後、Synopsys Design Constraint(.sdc)ファイルで呼ばれます。
• 以下の周波数範囲で使用される UniPHY ベースの DDR2 または DDR3 メモリー・コントローラー:

Time Drew タイミング・アナライザーを使用したスタティック・タイミング解析の際に、以下の警告が表示される場合があります。

Warning (332088): No paths exist between clock target "<variation name>|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "<variation name>|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.

この問題を回避するには、以下のパッチをダウンロードしてインストールしてください。インテル® Quartus® II ソフトウェア・バージョン 13.0 SP1 パッチ 1.dp5 をインストールする必要があります。以下のパッチが正しく機能するには、

• Windows 用バージョン 13.0 SP1 パッチ 1.dp5l (.exe) をダウンロードします。
• Linux 向けバージョン 13.0 SP1 パッチ 1.dp5l をダウンロード (.run)
• インテル® Quartus® II ソフトウェア・バージョン 13.0 SP1 パッチ 1.dp5l (.txt) の Readme をダウンロードする

上記のパッチを正常にインストールした後で、EMIF IP を再生成し、デザインを再コンパイルする必要があります。

この問題は、インテル® Quartus® II ソフトウェアの今後のバージョンで修正される予定です。