記事 ID: 000081916 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Arria V トランシーバー・ネイティブ PHY IP コア PLL のメガファンクションにおける「PLL ベース・データ・レート」エラー

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Arria® V トランシーバーの 12.1 Quartus® II ソフトウェア・リリース ネイティブ PHY IP コア、メガファンクション生成デザインファイル・ディスプレイ 1250 Mbps のデフォルトのフェーズロック・ループ (PLL) ベースデータレート GUI の「PLL ベース・データレート」ユーザー設定の

    解決方法

    この問題は、13.0 Quartus® II ソフトウェアのリリースで修正されています。

    12.1 Quartus® II ソフトウェアのリリースでこの問題を回避するには、 GUI の [基準クロック周波数] の値を次から変更します。 デフォルトの「125.0 MHz」は、生成する前に少なくとも 1 回は他の値に IP コアのメガファンクションを実現します。

    関連製品

    本記事の適用対象: 1 製品

    Arria® V FPGA & SoC FPGA

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