記事 ID: 000081888 コンテンツタイプ: エラーメッセージ 最終改訂日: 2013/12/11

エラー (175001): PLD コアから I/O ピンに信号をルーティングするために必要なパスを配置できませんでした

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Arria® V SoC または Cyclone® V SoC を使用している場合、Quartus® II ソフトウェア・バージョン 13.0 および 13.1 でこのエラーが表示される場合があります。このエラーは、ハード・プロセッサー・システム (HPS) I/O ピンを使用し、FPGAデザイン内の ALTLVDS インテル® FPGA IPをインスタンス化する場合に発生します。

    これは有効なエラーではありません。HPS I/O ピンとFPGA I/O ピンの間にはリソースの依存性はありません。

    解決方法

    Quartus® II ソフトウェア・バージョン 13.1 でこのエラーを修正するには、以下のパッチダウンロードしてください。

     

    関連製品

    本記事の適用対象: 4 製品

    Arria® V ST SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SX SoC FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。