記事 ID: 000081816 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Time Customization Timing Analyzer でaltera_reserved_tdoポートへのタイミングパスにセットアップ関係が 2 つあるのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 12.0 SP1 以降の問題により、altera_reserved_tdo ポートへのタイミングパスに 2 つの異なる関係が生じる場合があります。この問題は、SignalTap™ II ロジック・アナライザーを使用し、altera_reserved_tdo ポートを手動で制約するArria® V、Cyclone® V、Stratix® V デザインで発生します。

Time彼方™ タイミング・アナライザーは、立ち上がりエッジと立ち下がりエッジの両方からのタイミング・パスを誤って報告します。

解決方法

この問題は、Quartus® II ソフトウェア・バージョン 12.1 から修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。