ECC および CSR デザインのタイミングに失敗する

ハイパフォーマンス・コントローラー II で作成されたデザイン向け (HPC II) バージョン 11.0 または 設定と ステータスを有効にして後で設定します。 レジスター・インターフェイス または エラー検出および訂正を有効にする ロジック オプション有効、ECC および CSR インテル® Quartus® II ソフトウェアでは、エレメントのタイミングが失敗します。

この問題の回避策は次のとおりです。

1. プロジェクトに新しい SDC ファイルを作成します。
2. SDC ファイルに次の行を追加します。set_multicycle_path -from [get_keepers {*csr_*}] -to [get_keepers {*}] -setup -end 2 set_multicycle_path -from [get_keepers {*csr_*}] -to [get_keepers {*}] -hold -end 2
3. [追加と削除] をクリックしてプロジェクトに SDC ファイルを 追加します。 [プロジェクト] メニューの [ プロジェクト] にあるファイル。

この問題は、今後の DDR2 バージョンで修正される予定です。 UniPHY 搭載 DDR3 SDRAM コントローラー