記事 ID: 000081754 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

50G Interlaken IP コア・テストベンチが必要に応じて SOP 信号を発生させない

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    50G Interlaken IP コアのデザイン例では、テストベンチ 50G でインターリーブ・バーストで送信するパケットを生成します。 Interlaken IP コア TX ユーザー・データ転送インターフェイス。現在、 testbench は信号を主張せずにパケットを送信します。 itx_sop 新しいチャネルからのバーストの開始時に。(テストベンチは 最初の itx_sop 信号の開始時に信号を主張します。 IP コアへの入力でデータバーストを実行しますが、後続のバースト開始では サイクル (パケットの開始サイクルである必要があります)。最初のクロック 新しいチャネルからのバースト開始データのサイクルは、パケットの開始である必要があります cycle ですが、50G Interlaken IP コアへの入力は無視します 実際。

    解決方法

    この問題はデザインに影響を与えありません。ただし、設計しないでください お使いのシステムの itx_sop 動作が確認された場合 テストベンチで。

    この問題は、50G Interlaken のバージョン 13.0 SP1 で修正されています。 MegaCore ファンクション・テストベンチ

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