クリティカルな問題
詳細
この問題は DDR2 および DDR3、QDR II、RLDRAM II に影響します。 製品。
Stratix V ES デバイスを対象とした UniPHY デザインでは、フェイルホールドが可能 Time2 タイミング・アナライザーでタイミングを実行します。
解決方法
発生する可能性のある障害には 2 つのクラスがあります。 次のいずれかの問題が発生した場合は、 次の手順に違反してハードウェアでデザインを実行しようとします。
障害クラス 1: デュアル・リージョン・クロック・ドメインからの転送 を使用している UniPHY バリアントでグローバル・クロックドメインに対して生じる場合があります。 Nios IIベースのシーケンサー。保留または削除に関する約違反 以下の転送では 100ps 以下が発生する場合があります。
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_config_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_pll_config_clock"
障害クラス 2: 違反がコアから周辺部に関連している可能性がある または周辺コア間転送。次の段落は次を示しています。 異なるプロトコルの例。
DDR2 フルレート
約 100ps 以下のホールド違反が生じる可能性があります。 以下の方法で行ってください。
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_dq_write_clk"
DDR3 四半期レート
約 100ps 以下のホールド違反が生じる可能性があります。 以下の方法で行ってください。
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_p2c_read_clock”
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_c2p_write_clock"
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_p2c_read_clock"
- from clock "if0|_if0_p0_c2p_write_clock"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_pll_afi_clk"
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_write_clk"
QDR II フルレート
約 100ps 以下のホールド違反が生じる可能性があります。 以下の方法で行ってください。
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_d_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_k_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"
RLDRAM II フルレート
約 200ps 以下のホールド違反が生じる可能性があります。 以下の方法で行ってください。
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_dq_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"