記事 ID: 000081588 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

単一の PLL と DLL を共有する複数の RLDRAM II インターフェイスを実装すると、CK クロックドメインに関連するタイミング違反が発生するのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 11.1SP2 のStratix® III またはStratix IV に、単一の PLL と DLL を共有する複数の RLDRAM II インターフェイスを実装すると、CK/DK 分析でカットすべき誤ったタイミング違反が示される場合があります。この誤ったタイミング違反は、各インターフェイスが共通のクロックバッファーに異なる SDC クロック名を与えるからです。すべての新しいクロック名は、新しいタイミングパスのセットになりますが、これは既存の false-path 制約ではカバーされません。

関連製品

本記事の適用対象: 4 製品

Stratix® IV E FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® III FPGA

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