記事 ID: 000081579 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

PCI Express (PIPE) の PHY IP コアに対する fixedclk 不正の定義

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    fixclkPHY のバージョン 11.1 における定義 トランシーバーの PCI Express (PIPE) 向け IP コアの章 PHY IP コア・ユーザーガイドでは、接続する必要があると述べています を個別のフリー・ランニング・クロック入力ソースに接続します。ただし、これは個別に クロックは不要です。次から派生 fixedclk できます pll_ref_clk 。

    解決方法

    回避策は必要ありません。この問題はバージョンで修正されています 12.0 のトランシーバー PHY IP コア・ユーザーガイド

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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