記事 ID: 000081556 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/28

エラー: domain_0_default_slave: altera_error_response_slaveは VHDL シミュレーションの生成をサポートしていません

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 15.0 (windows のみ) の問題により、altera_error_response_slave IP を含む Qsys システムでは、VHDL シミュレーション・モデルとテストベンチの生成に失敗しました。

    解決方法

     

    この問題を回避するには、シミュレーションに Verilog を使用する必要があります。

    この問題は、インテル® Quartus® II ソフトウェアの今後のバージョンで修正される予定です。

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