記事 ID: 000081550 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Stratix V デバイスにおける 10GBASE-R PHY を備えた 10GbE MAC の TimeLaken タイミング・アナライザー・エラーのデザイン例

環境

    インテル® Quartus® II サブスクリプション・エディション
    イーサネット
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

10GBASE-R PHY を使用して 10GbE MAC をコンパイルする場合のデザイン例 Stratix V デバイスでは、Quartus® II Timeのタイミング・アナライザーのレポートが表示されます クロック・セットアップ・タイミング解析レポートにエラーが生じまた、 クロックホールド・タイミング解析レポートでエラーを報告します。

この問題は、10GBASE-R PHY デザインの 10GbE MAC に影響を与えます。 例: Stratix V デバイス。

解決方法

この問題を回避するには、コンパイルする前に以下の手順に従ってください。 デザイン例:

  1. SDC 制約ファイル top.sdc in を開きます。 altera_eth_10g_mac_base_r ディレクトリーに表示されます。
  2. ファイルに次の行を追加します。
set_clock_groups -exclusive -group {clk_50Mhz} -group {*|ch[0].sv_xcvr_10gbaser_native_inst|tx_pll|altera_pll_156M~PLL_OUTPUT_COUNTER|divclk}

この問題は今後の 10Gbps で修正される予定です。 イーサネット MAC MegaCore ファンクション

関連製品

本記事の適用対象: 1 製品

Stratix® V FPGA

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