記事 ID: 000081475 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Interlaken PHY IP コアでは、Quartus® II ソフトウェアが一部の PHY クロック信号の最小パルス幅違反を報告

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Interlaken PHY IP コアでは、Quartus® II ソフトウェアが Interlaken PHY デザインの最小パルス幅違反を報告 次のクロック信号で:

 

altera_pcs|ilkn_pcs_10gbps_inst|sv_ilk_inst|bonded_lane_inst|inst_sv_xcvr_native[0].interlaken_inst|inst_sv_pma|rx_pma.sv_rx_pma_inst|rx_pmas[0].rx_pma.rx_pma_deser|clk90b

altera_pcs|ilkn_pcs_10gbps_inst|sv_ilk_inst|bonded_lane_inst|inst_sv_xcvr_native[0].interlaken_inst|inst_sv_pma|tx_pma.sv_tx_pma_inst|tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb|pclk[1]

解決方法

これらの最小パルス幅違反は誤ったパスに対して行います。これらのパスは無視してください. この問題は、Stratix V 製品向け Quartus® II v12.0SP2 で修正されています。

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