記事 ID: 000081471 コンテンツタイプ: エラーメッセージ 最終改訂日: 2013/03/04

内部エラー: サブシステム: TIS_RC、ファイル: /quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp、ライン: 584

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 12.0 以降の問題により、デザインが、未接続の出力クロックを持つ PLL インテル® FPGA IPを含む Stratix® V FPGAデザインをターゲットにしている場合、フィッター中にこのエラーが発生する可能性があります。

    解決方法

    この問題を回避するには、フェーズロック・ループ (PLL) 出力クロックを希望のロジックに接続するか、PLL インテル® FPGA IPのインスタンス化から削除します。

    この問題は、Quartus® II ソフトウェア・バージョン 12.1.1 以降で修正されています。

    関連製品

    本記事の適用対象: 4 製品

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA

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