Quartus® II ソフトウェア・バージョン 12.0 以降の問題により、デザインが、未接続の出力クロックを持つ PLL インテル® FPGA IPを含む Stratix® V FPGAデザインをターゲットにしている場合、フィッター中にこのエラーが発生する可能性があります。
この問題を回避するには、フェーズロック・ループ (PLL) 出力クロックを希望のロジックに接続するか、PLL インテル® FPGA IPのインスタンス化から削除します。
この問題は、Quartus® II ソフトウェア・バージョン 12.1.1 以降で修正されています。