記事 ID: 000081467 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/28

CvP (Configuration via Protocol) アップデート・モードを使用する場合、ファブリックのみのコンフィグレーション時間を推定する方法は?

環境

    PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

CvP アップデート・モードを使用してファブリック・コンフィグレーションにかかる時間を推定するには、ファブリック・サイズを計算し、予想されるコンフィグレーション・データ・レートを理解する必要があります。

非圧縮のAltera® FPGAs向け rbf サイズは、それぞれのデバイス・ハンドブック および Altera FPGAs・ユーザーガイド (PDF) における CvP (プロトコル経由コンフィグレーション) の実装

特定のデバイスのファブリック・サイズを確認するには、構成 rbf の合計サイズから IOKMH (IOKMW) rbf サイズを減算するだけです。

  • 選択した PCI Express リンク幅またはレートに関係なく、CvP の最大レートは 3Gbps です。

特定の PCI Express 構成で実現可能な CvP レートは以下のとおりですが、実際のリンク使用率はシステム依存です。

CvP コンフィグレーション・レートは、使用されている HardIP 設定によって異なります。

アプリケーションレイヤーで 32 ビットのレジスターを使用する場合、8% のリンク使用率が期待されます。

アプリケーションレイヤーで 64 ビットのレジスターを使用する場合、14.4% のリンク使用率が期待されます。

Gen1x1 = 0.16 または 0.288Gbps
Gen1x4 = 0.64 または 1.152Gbps
Gen1x8 = 1.28 または 2.304Gbps
Gen2x1 = 0.32 または 0.576Gbps
Gen2x4 = 1.28 または 2.304Gbps
Gen2x8 = 2.56 または 3(最大)Gbps

したがって、ファブリック rbf サイズを把握し、予想される CvP コンフィグレーション・レートを使用することで、CvP ファブリック構成時間を計算できます。

さらに圧縮を使用してファブリック・ファイル・サイズを縮小できるため、コンフィグレーション時間をさらに短縮できることに注意してください。

関連製品

本記事の適用対象: 11 製品

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
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Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
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