記事 ID: 000081464 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

QDRII SRAM UniPHY ベースのコントローラーを実装すると、Time Cedar でmem_kとmem_k_nのクロックペアが制約のない出力ポートとして表示されるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus®® II ソフトウェアおよび IP バージョン 10.0 は、megawizard によって生成された SDC ファイルにクロックペアの制約がないため、mem_kおよびmem_k_nクロックペアを制約のない出力ポートとして報告set_false_path。

問題を解決するには、SDC ファイルに制約を追加します。

foreach { pin } [concat ] {

set_false_path - to [get_ports]

}

 

この問題は、次のバージョンの Quartus® II ソフトウェアと IP で修正されます。

関連製品

本記事の適用対象: 4 製品

Stratix® III FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® IV E FPGA

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