記事 ID: 000081447 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Stratix®またはStratix GX デザインの PCI 入力タイミング要件が満たされていないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PCI コンパイラー 3.2.0 とインテル®Quartus® II 4.1 では、STRATIX Stratixまたは GX デバイスをターゲットにするときに PCI デザインが入力タイミング要件を満たしていない場合があります。66MHz の PCI 動作の場合、PCI 入力信号は 3ns の入力セットアップ要件と 0ns のホールド要件 (th) を満たす必要があります。33MHz の PCI 動作の場合、PCI 入力信号は 7 ns と 0 ns の要件を満たす必要があります。入力セットアップのエラーは、66MHz の動作のみを必要とするデザインに影響を与えます。ホールドエラーは、66MHz 動作または 33 MHz 動作を必要とするデザインに影響を与える可能性があります。このエラーは、2 レベルのロジック (2 個の LE) を介して PCI 出力レジスター (AD など) を制御する PCI 入力信号 (trdばれています) が存在する場合に発生します。スラックを最大限にするには、両方の LE をロジック・アレイ・ブロック (ラボ) の出力レジスターの近くに配置する必要があります。インテル® Quartus® II は、ロジックを 99% の時間に適切な位置に配置します (この分析はコア単体での処理です)。1% エラーは純粋にランダムです。通常、1 つまたは 2 つのパスが要件を満たしていないことがわかります。巽の故障マージンは、通常 50ps ~ 500ps の範囲です。障害によっては、要件を満たしていないパスがいくつか見られます。

タイミングを満たすために、次の手順を実行します。

  1. Altera®提供の制約ファイルを使用する

    Altera提供の制約ファイルを正しく使用していることを確認してください。詳細については、PCI コンパイラー・ユーザーガイド rev. 3.2.0 の付録 B を参照してください。

  2. Quartus® II フィッター・シードを変更する

    フィッターシードを変更すると、通常、ほとんどのタイミングエラーが解決されます。入力タイミングエラーを解決するための推奨ソリューションです。シードを変更すると初期配置構成に影響が出て、多くの場合フィッター結果が異なります。Quartus® II フィッターは、デザインのタイミング要件を最適化する際に、初期配置コンフィグレーションとしてシードを使用します。各シード値は、それぞれ異なるフィット感を生み出すので、いくつかのシードを試して優れたフィッティング結果を得ようと試みることができます。初期配置のシードは、[設定] ダイアログボックス ([割り当て] メニュー) の [フィッター設定] ページの [シード] 設定によって制御されます。デフォルトでは、Quartus® II フィッターはシード 1 を使用します。その他の負でない整数値はシードとして指定できます。シードの変更の詳細については、Quartus® II ハンドブック または インテル® Quartus® II オンライン・ヘルプ を参照してください。

    シードを変更すると、より適切なフィット感が得られない場合とそうでない場合があります。したがって、より良いフィット感を達成できるように、さまざまなシードを試す必要がある場合があります。デザインがタイミングを満たすと、シードをロックできます。ただし、シードがロックされた後でデザインを変更すると、再びエラーが発生する可能性があります。また、Altera デザイン・スペース・エクスプローラー (DSE) を使用して、インテル® Quartus® II ソフトウェアのシードを含む複雑なフロー・パラメーターをスイープして、デザイン性能を最適化することもできます。DSE の詳細については、Quartus® II ハンドブック または インテル® Quartus® II オンライン・ヘルプ を参照してください。ドキュメントの残りの部分では、ユーザーが入力タイミングのエラーを解決するために試みることができるその他のオプションを提供しています。Alteraでは、シードを変更しても問題が解決しない場合にのみ、これらのオプションを実行することを推奨します。

  3. より厳しい要件を指定する

    蔑エラーの場合、障害のある PCI 入力に対して厳しい要件を指定できます。例えば、障害が発生した蔑のパスが PCI 信号 trdから離れた場合、この信号の巽の要件を 3.0 ns ではなく 2.9 ns に変更します。アサインメント・エディター・ページ (アサインメント・メニュー) でタイミング・カテゴリーを選択し、trdシオン信号の巽の要件を変更することで、巽要件を変更することができます。

  4. タイミング要件を満たすために入力遅延を増加

    Stratixデバイスの IOE には、保留時間をゼロにするためにアクティブにできるプログラマブルな遅延が含まれています。プログラマブル・ディレイの詳細については、Stratix ハンドブック を参照してください。デフォルトでは、Quartus® II には入力遅延は含まれません。Quartus® II ロジックの入力遅延を増加させるオプションは、「内部セルへの入力遅延を減少」と呼ばれ、値を「大」に設定する必要があります。この課題は、アサインメント・エディターを使用してロジック・オプション・カテゴリーを選択して行うことができます。このロジック割り当ては、PCI 入力信号からコア内部の内部レジスターに指定する必要があります。または、このロジック・オプションの割り当ては、 .QSF ファイル。次の例は、PCI 入力信号 ird払いから、pci_mt32 コア内部の内部レジスターに割り当てを示しています。

    set_instance_assignment -name STRATIX_DECREASE_INPUT_DELAY_TO_INTERNAL_CELLS 
    
       LARGE -from irdyn -to "pci_mt32:pci_mt32_inst\|pcimt32_t:trg\|LR_PXFR_r1"
    
    

  5. LogicLock™ を使用してエラーが発生する場合

    LogicLock の使用は、手順が複雑になる可能性がある経験豊富なユーザーにのみ推奨されます。先ほど説明したように、2 レベルのロジック (2 LE) を介して PCI 出力レジスター (AD など) を制御する PCI 入力信号 (trdばれています) があると、このエラーが発生します。タイミングを満たすために、固定された LogicLock 領域を作成し、2 LE をラボの出力レジスターの近くに配置することができます。LogicLock の使用の詳細については、Quartus® II のドキュメントを参照してください。

  6. LogicLock を使用して障害が発生する場合

    要件を満たすために、ユーザーは LogicLock 領域を作成して、入力レジスターを入力ピンから遠ざけることができます。

関連製品

本記事の適用対象: 2 製品

Stratix® FPGAs
Stratix® GX FPGA

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