記事 ID: 000081395 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/10/14

TX データパスの MAC と PHY の間で、インテル® Arria® 10、10G マルチレート・イーサネット PHY - Lineside IP のタイミングが失敗する原因は何ですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Arria® 10、10G マルチレート・イーサネット PHY - Lineside IP コアを使用すると、tx データパス上の alt_mge16_phy_xcvr_term モジュールからネイティブ PHY トランシーバーへのデータ転送でホールドタイミング違反が発生する可能性があります。

 

解決方法

この問題を回避するには、ユーザーのトップレベル Synopsis Design Constraint (.sdc) ファイルに以下のタイミング制約を追加することで、失敗したパスを過剰に制約します。

if { [string equal "quartus_fit" $::TimeQuestInfo(nameofofutable)] } {
set_min_delay -from [get_registers *alt_mge16_phy_xcvr_term:*|*] - [get_registers *twentynm_xcvr_native:*|twentynm_pcs_*] 0.3ns
}

関連製品

本記事の適用対象: 3 製品

インテル® Arria® 10 GT FPGA
インテル® Arria® 10 GX FPGA
インテル® Arria® 10 SX SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。