記事 ID: 000081389 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Arria II GX/GZ、Stratix IV GX/GT および Hardcopy GX デバイスで使用中の信号がデアサードされる前に、CMU PLL がボンディングされたコンフィグレーションでロックを解除するのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

オーバークロック信号がARRIA® II GX/GZ でディサートされる前に、CMU PLL のオーバーロックが発生することがあります。Stratix、オフセットキャンセル処理中に使用中の信号がデアサートされる前に、IV GX/GT および Hardcopy® GX デバイス ALTGX_RECONFIG®(CMU PLL の電源がオフになっている場合)。CMU PLL は、ボンディングされた構成で内部電圧キャリブレーションのためにパワーダウンされています。

立ち上がりエッジのpll_locked信号のみを使用してtx_digitalresetをトリガーするユーザーは影響を受けます。

回避策は、pll_lockedを監視する前ALTGX_RECONFIG使用中の信号がディアサーするのを待つことです。

関連製品

本記事の適用対象: 5 製品

Arria® II GX FPGA
Arria® II GZ FPGA
Stratix® IV GT FPGA
HardCopy™ IV GX ASIC デバイス
Stratix® IV GX FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。