記事 ID: 000081369 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2021/08/28

Stratixデバイスの強化されたフェーズロック・ループ (PLL) をリアルタイムで更新または再構成するには、どのくらいの時間がかかりますか?

環境

  • PLL 数
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 PLL の SCANCLK ポートは、カウンターおよび遅延エレメント設定のシフトに使用され、最大 25MHz のクロッククロックが可能です。スキャンレジスターがすべてロードされると、Stratix PLL は新しい設定に更新され、20ms 以内に再ロックされます。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® FPGAs

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