記事 ID: 000081366 コンテンツタイプ: エラーメッセージ 最終改訂日: 2014/12/03

警告 (177007): &ltPLL 位置> 位置に配置された PLL には、指定された補正を行う PLL クロックがありません - フィッターは、すべての PLL クロックの補正を試みます

環境

    インテル® Quartus® II サブスクリプション・エディション
    PLL 数
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

UniPHY ベース DDR3 メモリー・コントローラーの生成されたデザイン例をコンパイルすると、上記の警告メッセージが表示されることがあります。

 

 

解決方法

この警告は、ユーザーがフィードバックパスと出力パスが異なるかどうかを指定しない場合に表示されます。

インテル®® Quartus®® は、同じ補正パスを持つ両方のパスのマッチングを試みます。

 

この警告は、以下の QSF 割り当てを設定することで修正できます。

set_instance_assignment -name MATCH_PLL_COMPENSATION_CLOCK OFF -to *

関連製品

本記事の適用対象: 5 製品

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SE SoC FPGA

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