記事 ID: 000081356 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

10GBASE-R、カスタム、Interlaken、低レイテンシー、PCI Express PIPE、および XAUI トランシーバー PHY IP コアのシミュレーションが、Stratix V で ModelSim* を使用する場合にエラーが発生する

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

10GBASE-R のシミュレーション、カスタム、Interlaken、低レイテンシー、 Stratix向け PCI Express PIPE および XAUI トランシーバー PHY IP コア 言語が混在する ModelSim* を使用している場合、V デバイスでエラーが発生します。

解決方法

オプションを使用して ModelSim 最適化をオフにする -novpt コマンドの vsim .

関連製品

本記事の適用対象: 1 製品

Stratix® V FPGA

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