記事 ID: 000081321 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Verilog HDL シミュレーションに失敗する

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Verilog HDL テストベンチ結果を使用したシミュレーションの実行 空の summary_output.txt ファイルに含まれます。

この問題は、すべての Verilog HDL コンフィグレーションに影響を与えています。

summary_output.txtファイルは使用できません。 デザインの機能を評価します。しかし、次の評価を行うことができます。 シミュレーション波形を見て機能を確認してください。

解決方法

VHDL デザインでシミュレーションを実行し、VHDL テストベンチを使用します。

この問題は、リードソロモンの今後のリリースで修正される予定です。 コンパイラ。

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