DDR2 SDRAM ハイパフォーマンス・コントローラー MegaCore または ALTMEMPHY メガファンクションを含むデザインのクロックツーストロボ (DQS 対 CK) タイミングパスにタイミングマージンが負の理由がありますか?

DDR2 SDRAM ハイパフォーマンス・コントローラー MegaCore を実装するStratix® II デザインの場合®外部メモリー・クロック入力ピンの駆動に専用 PLL 出力を使用する ALTMEMPHY メガファンクションの場合、Quartus® II ソフトウェアはクロックのストロボ (DQS と CK) タイミング関係に対して負のタイミング・マージンを報告する場合があります。この機能は、MegaWizard® プラグイン・マネージャーのPHY 設定ページで、専用 PLL 出力を使用してメモリークロックを駆動するオプションが有効になっている場合に PLL 出力を使用します。

外部メモリーデバイスでは、/- tDQSS 内で CK/CK# および DQS 信号が同時に着信する必要があります。ALTMEMPHY メガファンクション・タイミング・スクリプトは、これらの要件が満たされていることを確認します。 専用 PLL 出力を使用してメモリークロックを生成する場合、CK/CK# 出力ピンの tCO 遅延が DQS ストロボ出力遅延よりも小さい場合があります。この遅延の違いにより、DQS と CK タイミングの関係にタイミング違反が生じる可能性があります。

CK/CK# 出力のドライブに使用される PLL 出力の位相シフト設定を調整することで、これらのタイミング違反を修正できる場合があります。STRATIX II ALTMEMPHY デザインでは、PLL の c3 出力カウンターが CK/CK# 出力を生成します。次の手順では、必要な手順について説明します。

1. DQS と CK タイミング関係で報告されるセットアップおよびホールドタイムのスラックの平均を計算します。
2. セットアップとホールド時間のスラックのバランスに必要な追加の PLL 位相シフトを決定します。
3. MegaWizard プラグイン・マネージャーを使用して、ALTPLL Megafunction インスタンス _phy_alt_mem_phy_pll_siiを編集します。
4. ステップ 2 の結果に基づいて、適切な PLL カウンター出力の位相シフト設定を調整します。
5. PLL メガファンクション・インスタンスを再生成します。
6. デザインを再コンパイルし、すべてのタイミング・スラックがプラスであることを確認します。