記事 ID: 000081276 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Quartus® II ソフトウェア・バージョン 11.1 SP2 には、Quartus® II ソフトウェア・バージョン 11.1 SP1 デバイス・パッチ 1.dp11 のすべての修正が含まれていますか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

いいえ、Quartus® II ソフトウェア・バージョン 11.1 SP2 には、Quartus® II ソフトウェア・バージョン 11.1 SP1 パッチ 1.dp11 のStratix® V および Arria® V デバイスのすべての修正が含まれていません。デバイス・パッチ 1.dp11 の readme における以下の問題の修正は含まれていません。

-----------------
Issue 18 (31645)
-----------------
Quartus II triggers the following error when openning Chip Planner for
Stratix V designs with DQS FF:
Fatal Error: Access Violation at 0X000000001CED28C5

-----------------
Issue 23 (32785)
-----------------
Alt_syncram is missing some timing paths for Stratix V M20K ECC modes.

-----------------
Issue 26 (33894)
-----------------
Internal Error: Sub-system: ASMCC,
File: /quartus/comp/asmcc/asmcc_bitfield.cpp, Line: 882
Assembler bitfield error: Found conflicting assignments for CRAM address; address = 4935431

-----------------
Issue 27 (34197)
-----------------
Internal Error: Sub-system: ASMIO,
File: /quartus/comp/asmio/asmio_oct.cpp, Line: 714
!is_differential

-----------------
Issue 28 (34212)
-----------------
Address decoder in Stratix V soft XAUI had incorrect connection,
making registers in address range 0x40 -0x7F inaccessible.
解決方法 Stratix V および Arria V デバイスの現在のすべての修正については、Quartus® II ソフトウェア・バージョン 11.1 SP2 をインストールし、以下の関連ソリューションから最新のデバイス・パッチをインストールします。

関連記事

関連製品

本記事の適用対象: 10 製品

Stratix® V FPGA
Arria® V FPGA & SoC FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。