記事 ID: 000081250 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Cyclone V GX (5CGXFC5C6U19A7) デバイスのピンプランナーで PCIe ハード・インターフェイス・ピンを表示オプションが、トランシーバー・バンク下部にある PCIe* ハード IP の PIN R16 (nPERST0) を強調表示するのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 13.1 アップデート 4 以降の問題により、Cyclone® V GX (5CGXFC5C6U19A7) の「PCIe ハード・インターフェイス・ピンを表示」では、下部トランシーバー・バンクにある PCIe® ハード IP と PIN R16 (nPERSTL0) が誤って表示されています。

    解決方法

    トランシーバー・バンク下部にあるハード IP の正しいピン位置は、PIN R17 (nPERSTL1) です。

    この問題は現在、Quartus® II ソフトウェアの今後のバージョンで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    Cyclone® V GX FPGA

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