記事 ID: 000081248 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/12/15

Cyclone® V および Arria® V ハード・メモリー・コントローラーの効率が、シングルポート設計で予想より低いのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Arria® V および Cyclone® V デバイス向けハード・メモリー・コントローラーと共に使用されるマルチポート・フロント・エンド (MPFE) には、複数のポート間でのロード・バランシングを可能にするアービターが含まれています。さらに、MPFE はポートの提供が終了した後、常に別のポートへのアクセスを許可します。

    この動作は、MPFE が 1 つのポート上のトラフィックのみを受信することを意味します。これは、他のポートに保留中のトランザクションがないため、または単一のポートのバリエーションが生成されるために、コントローラーは 4 クロックサイクルではなく 5 クロックサイクルで書き込みを実装します。読み出しには影響がありません。

    この動作は、マルチポート MPFE 構成でも見られる場合があります。

     

     

     

     

    解決方法

    この動作の回避策はありません。

    関連製品

    本記事の適用対象: 11 製品

    Arria® V GX FPGA
    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Arria® V GZ FPGA
    Cyclone® V E FPGA
    Cyclone® V GX FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。