記事 ID: 000081233 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Qsys が HDL ファイルを生成できないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Qsys コンポーネントの VHDL または Verilog HDL に不正な名前がある場合、Qsys は HDL ファイルの生成に失敗します。例えば VHDL では下線で終わる名前は不正です。

解決方法

この問題を回避するには、コンポーネント名がすべて合法であることを確認してください。

インテル® Quartus® FPGA の今後のリリースで® II ソフトウェア、Qsys はこの状況でエラーメッセージを生成する予定です。

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