記事 ID: 000081226 コンテンツタイプ: エラーメッセージ 最終改訂日: 2021/08/29

警告: PLL の OUTCLK ポートが正しく接続されていない <instance>.PLL の出力クロックポートが接続されている必要があります。情報: 接続されている必要があります</instance>

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Arria® V デバイスの LVDS モードでトリプル・スピード・イーサネット (TSE) IP をコンパイルすると、分析と合成の際に次の警告メッセージが表示されます。 

 

警告: PLL の OUTCLK ポートが で正しく接続されていません。PLL の出力クロックポートが接続されている必要があります。

情報: 接続されている必要があります

解決方法

この警告の原因は、ソフト CDR モードで DPA クロックのみが使用されているにもかかわらず、ALTLVDS_RXが低速の PLL クロックを生成するためです。

この警告は、低速クロック PLL にファンアウトがないことを示しています。

 

したがって、この警告メッセージは安全に無視できます。

関連製品

本記事の適用対象: 2 製品

Arria® V FPGA & SoC FPGA
Arria® V GX FPGA

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